AES3のチャンネルステータス、あまり活用されてない割に面倒くさいなー
18.02.2026 14:51
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AES3のチャンネルステータス、あまり活用されてない割に面倒くさいなー
ロジアナ16chじゃ足りない。40chくらい欲しい。
FPGAのソフトコアCPUでアレコレするようになってから、ようやくCPUの気持ちが想像できるようになってきた
パイプラインとコンテキストスイッチのコストとか
台湾で衝突が起きたら、改憲して参戦しそうでさえある
あまりに絶望的な状況
猫の不調が良くならず、診断もつかずでちょっと参ってる。治すためとはいえ嫌がることをしないといけないのも心が痛い。
OGPかと思ったら画像だったときのガッカリ
GowinのFPGAが入手しつづけられるかとかの問題じゃなくなってきた
今回の規制みると、やはり中国メーカー部品の採用はリスク…。いや、迂闊な総理の方がよっぽどリスク。
AVB/Milan対応機器を自作したいと思っていたけど、マイコンも高いしL2スイッチや対応機器も高くて手が出ない。
Gowinのお手頃なFPGAでMADIを実装した方がずっと現実的かも。
昨日久しぶりに千と千尋観た
「ソープでカッコつけたい」のが理由で中古の外車とROLEXを買ったおじさんに遭遇。正月は色んな人に会える。
VerylかSystemVerilogで簡易なstatic_assert()的なやつほしい。ビット連結とかでうっかりミスしてないか確認したいだけで...。
27bit幅の固定小数点型なんて初めて書いた。扱う範囲によってQ3.24とQ8.19を使い分ける。つらい。
FMシンセ実装するたびに混乱してる。実際に変調するのは位相で実装した方がよくて、位相は固定小数点で管理してて...。FPGAの乗算器は36x27bitだから符号拡張とスケールしないといけなくて...。うわぁあああーん。
FPGAはFPGAの得意なことだけやる分には平和。問題は得意なことだけで完結できるシステムが無いこと。
GowinカスタムのPicoRV32は2k LUT程度で動きそう
全てをHDLで書くのが辛すぎて、ソフトRISC-VコアのIP使おうか迷い中。ややこしくなって参りました。
HDLでSPIを実装すること自体はそこまで難しくないものの、SPI程度でさえ振る舞いを仔細にわたって把握しないといけないのは辛い。
50MHzでホワイトノイズ作って、100kHz程度のローパスしたら極小振幅になった（それはそう）。概念としてのホワイトノイズと音のパンチの天秤。
EDAの推論のクセみたいなのを把握しておかないとBRAM使わせたいのにLUTで代用してリソース爆食いしがち。
FPGAでノコギリ波だせた。50MHzのPDM出力して、CRローパス外付け。
アルミ削り出しの部品が3個中2個が不良品。歩留まり悪すぎて困った。これでは量産できない…。
うちの猫は肛門腺絞り必要ですか？
canvaガチャ要素が強すぎない？ブランドキットとかデザインのガイドライン作っても全然参照してくれない...
FPGAでオシレーター作ってみたい気持ちと、FPGAには手を出したくない気持ちがせめぎ合う
久しぶりに半田付けしたら下手になってる！PCBAに甘やかされすぎたかも…。
Are you using Graphite for your #creativecoding animations? #MadeWithGraphite
病院のMRI技師さんがすごくかっこいい。背が高くてシュッとしたお兄さん。技師というのも似合っててよい。
猫がWi-Fi APの電源引っこ抜いてた。エアコンの自動起動が出来なくなって困るのはあなたよ🐱
